開場　{プレス名刺交換会}　（招待制）

歓迎の挨拶　{プレス名刺交換会}　（招待制）

歓談　{プレス名刺交換会}　（招待制）

閉会の言葉　{プレス名刺交換会}　（招待制）

司会：　TBD

開場撤収入替　{プレス名刺交換会}　（招待制）

司会：　TBD

司会者の歓迎の言葉  {RISC-V研究とオープン半導体}

タイトル： アブストラクト 

発表者 | 所属（国籍）

タイトル： アブストラクト 

発表者 | 所属（国籍）

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10 分間の休憩　| Bio Break

発表者 | 所属（国籍）

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タイトル： アブストラクト 

発表者 | 所属（国籍）

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タイトル： アブストラクト 

発表者 | 所属（国籍）

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タイトル： アブストラクト 

発表者 | 所属（国籍）

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20 分間の休憩　| Bio Break

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タイトル： アブストラクト 

発表者 | 所属（国籍）

英

Title: CHERI – メモリ安全アーキテクチャとコンパートメント化が実用化に向けて本格始動

Abstract: CHERIプロジェクトは、約14年前、ブレイク不可能なケイパビリティ・トークンを最新のRISCアーキテクチャと融合させる方法を検討することから始まった。最初のMIPSベースのプロトタイプは、C/C++のポインターをケイパビリティにコンパイルできること、効率的な共有でプログラム・コンポーネントを分離できること、さらにバウンズメタデータを効率的に圧縮する方法を教えてくれた。Armとのコラボレーションは、Morelloチップへと発展し、現在では、空間的にも時間的にも安全で、すべてのライブラリの自動コンパートメント化を可能にする大規模なデスクトップおよびサーバーも実行できている。ハードウェアでもソフトウェアでも、多くの教訓が得られた。 マイクロソフト社のCHERIoTやCodasip社の700ファミリーを含む、最初の商用CHERI実装と平行して、我々は現在CHERI-RISC-Vの批准に近づいている。本講演では、CHERI のコンセプトと保証の基本、CHERI 実装ファミリーの興味深いマイクロアーキテクチャの特徴、および現在の CHERI-RISC-V の批准に向けた取り組みの詳細について説明します。

Bio: Jonathan Woodruff博士は、プロセッサアーキテクチャとマイクロアーキテクチャ、および低レベルソフトウェアの最適化を専門とするシニアリサーチアソシエイトです。ケイパビリティ・プロセッサ設計を専門とし、キャッシュ階層、コアタイミング、マルチコア設計を含むフルシステム最適化、制御フローインテグリティやプライベート実行を含む主要なセキュリティアプローチの探求に取り組んでいます。

Presentator: Dr Jonathan Woodruff, Senior Research Associate | 英ケンブリッジ大学（英国）

英

Title: Standardization of CHERI_RISC-V

Abstract: CHERIタスク・グループは、RISC-V ISAでCHERIをサポートする拡張機能を提案するために、RISC-V International内に組織された。これらの拡張の動機は、Microsoft’s Security Response Center (MSRC)がレポートした、ソフトウェアの脆弱性の70%以上を占めるメモリ安全性の問題に対処して、RISC-Vを強化することである。本プレゼンテーションでは、CHERI TGの現在および将来の作業の概要と、CHERI拡張機能の仕様策定状況について説明する。

Bio: Tariq Kurdは、主に組み込み分野で20年以上にわたってCPUアーキテクチャ、設計、検証に携わってきた。VLIW、マルチスレッド、アウトオブオーダーコア、セキュリティ、DSPスタイルのコアに携わった。Codasipには3年以上在籍しており、以前はHuawei UK、Broadcom、Nvidiaに在籍した。これまでTariqは、RISC-V InternationalのZfinx、およびコードサイズ削減タスクグループの議長を歴任した。

Tariq Kurd | Distinguished Engineer and Lead IP Architect, Codasip英国デザインセンター 所属（ドイツ）

日

タイトル： CHERI – どのように機能するのか？

概要： このプレゼンテーションでは、CHERIがCodasip X730 RISC-V Core FPGA評価キットでどのように動作するかストーリーボード形式で紹介します。

Bio: 1990年代前半にケイデンス社で日本最初のVerilog-XL FAEとして、Verilog (IEEE std. 1364-1995)標準化、そして2000年代前半にシノプシス社でSystemVerilog (IEEE std. 1800-2005)標準化、UVMの前進であるVMMのエバンジェリスト、JEITA(旧EIAJ)標準化委員として活動し、約30年以上日本の半導体設計に関わってきました。Codasipの日本カントリー・マネージャーとして4年目となる。

明石 貴昭 | Country Manager – Japan, Codasip GmbH（ドイツ）

日

閉会の挨拶

ー

撤収

タイトル：SAIL-RISCV メモリモデルのリファクタリング

概要：　Sail-RISCV は RISC-V ISA の最適なモデリング手法として広く認識されています。しかし、Sail-RISCV のメモリモデルには、以下の 2 つの主要な制約が存在します。①RV32 における 34 ビット物理アドレスの未対応　②物理メモリと仮想メモリの曖昧さ　これらの課題を解決するために、Sail-RISCV のメモリモデルの再構築を行いました。具体的には、『新しい型構造（type constructs）』を導入し、物理メモリと仮想メモリを明確に区別します。
Sail がサポートするアドレスタイプに対し、任意のビット幅のアドレスマッピングを許容することで、34 ビット物理アドレスのサポートを実現します。Sail のシミュレートされたメモリとの通信機構を改良し、任意のビット幅の物理アドレスを適切に対応するメモリモデルアドレスにマッピングします。実験を通じて アドレス幅を変化させながら この手法の有効性を検証した結果、34 ビットアドレスを正しく処理できることを確認しました。また、他の実装手法との比較により、今回のアプローチが以下の点で優れていることを示しました。①型安全性（type safety）の向上（新しい型構造を活用することで、コンパイル時にメモリ型の整合性を保証）が実現できます。②物理メモリと仮想メモリの結合リスクの低減　③Sail-RISCV のメモリアブストラクションの精度向上
実験結果から、型安全性の問題を解決し、Sail-RISCV の 34 ビット物理アドレスのサポートを成功裏に拡張できたことが確認されました。この改善により、Sail-RISCV は RISC-V の「ゴールデンモデル（Golden Model）」としての精度がさらに強化されたと考えています。

タイトル：RuyiSDK – RISC-V ソフトウェア開発のための統合・カスタマイズ可能なツールキット

概要：RISC-V ISA の設計は、多様なエコシステムの発展を促進してきました。しかし、ベンダー独自の拡張の導入により、ツールチェーンの管理やソフトウェアの適応が困難になる可能性があり、開発者にとっての課題となっています。本論文では、これらの課題を解決するために開発された RuyiSDK を紹介します。RuyiSDK は RISC-V 開発者向けの包括的なソリューションであり、以下の特徴を備えています。①既存の基盤ソフトウェアを統合し、サポートされていないアプリケーションの適応を促進　②ツールチェーン、エミュレータなどを統合した パッケージインデックス を提供　③クロスプラットフォームビルドや RISC-V ソフトウェアとボードの共同開発を支援するプロファイルファイルの管理。
RuyiSDK の主な機能
①パッケージマネージャの強化: 従来のパッケージマネージャ機能を継承しつつ、仮想環境の作成、デバイスプロビジョニング、プラグインサポート などの高度な機能を搭載。パッケージインデックスを解析し、適切なツールチェーンに仮想環境プロファイルを適用。ユーザーは、ターゲット開発ボードを指定するだけで、ツールチェーンの違いを意識せずに開発が可能。② デバイスプロビジョニングと品質保証: 対話型ガイドを提供し、特定の開発ボード向けのシステムイメージを最新の状態に維持。テストレポート機能により、一定レベルの品質保証を実現。③ プラグインシステムによる拡張性ベンダーや開発者が独自の機能を拡張可能な プラグインシステム を搭載
ワークフローに応じて カスタマイズ可能な開発環境 を提供。

RuyiSDK の意義と効果：柔軟で効率的な クロスプラットフォーム開発環境 を提供。RISC-V ハードウェアの可能性を最大限に引き出す ことに貢献。エコシステムの断片化（フラグメンテーション）を抑え、開発者がイノベーションに集中できる環境を構築。RuyiSDK により、RISC-V ソフトウェア開発の生産性と利便性が向上し、より強力な開発者コミュニティの形成が促進されると期待しています。

Weilin Cai, Yilin Chen, Yunxiang Luo | 中国科学院ソフトウェア研究所プログラミング言語およびコンパイラ技術研究室 (ISCAS) (中国)

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タイトル：ポスタータイトル: 次世代の関心を引き付ける: ショートビデオによる ISCAS の RISC-V 教育

アブストラクト：中国科学院ソフトウェア研究所のインターンシップ プログラムは、革新的なショートビデオ コンテンツを通じて RISC-V テクノロジの教育とプロモーションを強化することに専念しています。「RISC-V を理解する」シリーズなどのプロジェクトでは、複雑な概念を簡素化してわかりやすくする一方、MilkV Duo や LicheePi などのプラットフォームでのハンズオン デモンストレーションでは、学生、教育者、エンジニア志望者など、幅広い視聴者の関心を引きます。このプロセスは、インターンが徹底的な調査を実施して既存の RISC-V コンテンツのギャップを特定することから始まります。この基礎は、スクリプト作成と制作の段階に反映され、インターンは技術情報と実践的なデモンストレーションを融合します。これらのビデオは、理論的な側面を説明するだけでなく、RISC-V テクノロジの実際のアプリケーションを強調し、初心者にとって威圧的な可能性のある主題をわかりやすくするのに役立ちます。視聴者のフィードバックは、ビデオの改善に重要な役割を果たし、視聴者の学習ニーズに効果的に対応できるようにします。この反復的なプロセスは、有益で魅力的なコンテンツの作成に役立ちます。これらのビデオは、学習者を基本原理から複雑なアプリケーションに導き、RISC-V の深い理解を促すための足がかりとなります。この進歩により、学習者は自分のペースで進み、自信が深まるにつれて詳細なトピックを探求することができます。この取り組みは、RISC-V などの最先端技術をコア教育カリキュラムに統合し、これらの技術への積極的な関与を促進するという ISCAS の使命をサポートしています。複雑なエンジニアリングの概念をアクセス可能な教育コンテンツに変換することにより、PLCT Lab は急速に進化する技術環境で活躍できるエンジニアの世代を育成し、RISC-V の世界的な採用を促進しています。

Fuyuan Zhang, Tianwei Jiang, Yunxiang Luo | 中国科学院ソフトウェア研究所プログラミング言語およびコンパイラ技術研究室 (ISCAS) (中国)

タイトル：RISC-V ボードおよび OS サポート マトリックス: RISC-V 開発者向けの包括的なリソース

概要: 現在、市場には RISC-V ボードが数多く存在し、ボードの製造元とコミュニティの両方から多数のオペレーティング システム (OS) が提供されています。しかし、RISC-V を初めて使用する人は、RISC-V ボードとその OS サポート状況に関する最新情報にアクセスするのが難しい場合があります。このニーズに対応するため、このホワイト ペーパーでは、RISC-V 開発者と愛好家を支援するためのサポート マトリックス プロジェクトを開始しました。RISC-V ボードおよび OS サポート マトリックスは、RISC-V 開発ボードとオペレーティング システム間の互換性をカタログ化するオープン ソースの取り組みであり、RISC-V ハードウェア プラットフォームと互換性のあるソフトウェアを選択する際に開発者をガイドする、整理された簡単にアクセスできるデータベースに対する高まる要求に応えています。このイニシアチブでは、「ヘルプの要請」（CFH）、「テストの要請」（CFT）、「進行中の作業」（WIP）としてマークされた構成など、コミュニティの支援が必要な領域を強調しています。さらに、メタデータ解析および SVG 生成用のツールが含まれており、互換性データの維持と視覚化に役立ちます。このイニシアチブは、RISC-V のフルスタック開発環境を提供することを目的とした、より広範な RuyiSDK プロジェクトの一部です。このイニシアチブでは、パッケージ マネージャーやグラフィカル統合開発環境（IDE）などのツールが統合されています。最新のハードウェアとソフトウェアの互換性データを提供することで、このイニシアチブは RISC-V エコシステムの開発者と研究者の意思決定を簡素化します。RISC-V ボードおよび OS サポート マトリックスは、RISC-V ボードへのオペレーティング システムとソフトウェアのインストールを容易にするために開発されており、初心者にとってプロセスの複雑さを軽減し、RISC-V ソフトウェア エコシステムの開発を促進します。

Jingkun Zheng, Yunxiang Luo | 中国科学院ソフトウェア研究所プログラミング言語およびコンパイラ技術研究室 (ISCAS) (中国)

タイトル：RISCOF による ACT の FCVT サポート

概要: RISC-V プロセッサ モデルの数が増え続けるにつれて、RISC-V プロセッサが ISA 仕様に準拠しているかどうかを確認することが重要な問題になっています。ACT テストに使用される公式テスト ツールとして、RISCOF は Sail-RISCV モデルをリファレンスとして活用し、テストされたモデルが仕様に準拠しているかどうかを確認できます。ただし、RISCOF が使用する ACT テスト リポジトリには、`fcvt.d.h` などの zfh 拡張のいくつかのテスト ケースを含む、多くのテスト命令と拡張機能のサポートがありません。そのため、この問題に対処するために、RISCOF に新しいテスト命令のサポートを追加します。RISCOF は、テスト開発に複数のテスト ツールに依存しています。これには、テスト ケースを生成するための RISCV-CTG と、カバレッジ テスト用の RISCV-ISAC が含まれます。新しいテスト命令をサポートするには、RISC-V CTG にテスト命令の YAML ノードを追加して定義し、命令に対応する CGF ファイルを作成する必要があります。次に、新しい命令のカバレッジ検出をサポートするために、ISAC のデコーダーに関連命令チェックを追加します。その後、生成されたテスト ケースで RISCOF を実行すると、テスト結果が正確であることが示されます。RISCOF を介して ACT にテスト命令のサポートを追加することで、テストの柔軟性が向上し、ACT テストの包括性と精度がさらに向上します。

Zhu Xuchang, Luo Yunxiang | 中国科学院ソフトウェア研究所プログラミング言語およびコンパイラ技術研究室 (ISCAS) (中国)

タイトル：SPECCPU2017 における RISC-V のコンパイラ パフォーマンスの比較分析

概要: 命令数を基準として、SPEC CPU 2017 を使用して、RISC-V で GCC と LLVM でコンパイルされたプログラムのパフォーマンスを比較しました。特に RISC-V ベクトル拡張に重点を置きました。ベンチマークは QEMU を使用して並列実行され、大規模なテストが可能になりました。分析の結果、INT レートと FP レートの両方で、LLVM でコンパイルされたテストの方が GCC でコンパイルされたテストよりも多くの命令が実行されました。ベクトル拡張を有効にすると、FP レートの差が大幅に縮まり、特定のシナリオでは LLVM の自動ベクトル化のパフォーマンスが向上することが示唆されました。
548.exchange2_r ベンチマークでは、スカラー ターゲットとベクトル ターゲットで、LLVM でコンパイルされたテストは GCC でコンパイルされたテストよりもそれぞれ 105% と 95% 多くの命令を実行しました。私たちはこの問題についてさらに調査を進め、最終的に LLVM の IPSCCP Pass に関するパッチを開発しました。これにより、この特定のベンチマークの命令数が 40% 大幅に削減されました。さらに、このパッチは他のテストに副作用をもたらしませんでした。観察されたデータには、さらに調査する価値のある多くの側面がまだ含まれています。この調査は、SPEC CPU 2017 を使用して RISC-V のコンパイラー パフォーマンスを評価する実現可能性を示しています。また、機能の最適化と ISA 固有の拡張をテストする可能性を強調し、さらなる調査とコンパイラー パフォーマンスの改善のための洞察を提供します。

Yongtai Li, Chunyu Liao, Ji Qiu | 中国科学院ソフトウェア研究所プログラミング言語およびコンパイラ技術研究室 (ISCAS) (中国)

タイトル：ポスタータイトル: 2024 年の RISC-V 向け V8: 何が新しいか？

概要: このポスターでは、2024 年の RISC-V アーキテクチャ向け Chromium V8 JavaScript エンジンの進捗状況をまとめています。V8 の RISC-V バックエンドのメンテナーである PLCT Lab は、合計 173 のパッチで 17,000 行を超えるコードを寄稿しており、これはすべての寄稿チームの中で 5 位にランクされています。まず、Wasm の管理対象オブジェクトとガベージ コレクション、API 呼び出しの強化、スタック管理の改善など、新しい JavaScript および WebAssembly (Wasm) 言語機能が追加されました。次に、ポインター圧縮、新しいジャストインタイム コンパイラー (Maglev)、Wasm での最適化された間接呼び出し、構成可能なサンドボックスや制御フロー整合性 (CFI) などのセキュリティ機能により、一般的なパフォーマンスが向上しました。最後に、RISC-V ISA 拡張機能を活用してジャンプと組み込みコード生成を改善し、コード サイズを削減することで、大幅な最適化が実装されました。最後に、I キャッシュ フラッシュを含む SV39/SV48 構成とマルチコア環境のサポートが追加されました。ベンチマーク結果では、パフォーマンスの顕著な向上が実証されています。今後の作業には、アップストリームの継続的な追跡と、LeapTiering や Maglev などの機能のサポートの拡張が含まれます。

Yahan Lu, Ji Qiu | プログラミング言語およびコンパイラ技術 (PLCT) ラボ、中国科学院ソフトウェア研究所 (中国)

タイトル: ハイパーバイザ技術を用いたRISC-V拡張機能の容易な利用システムの開発

概要: RISC-Vでは、拡張機能と呼ばれるモジュール仕様が次々と開発されていますが、ハードウェア実装が追いつかず、活用されずに放置されたままになっている拡張機能が多くあります。
本研究では、RISC-V拡張機能をハイパーバイザ上のモジュール機能としてエミュレートし、ハードウェア拡張機能をサポートする環境を簡単に導入できるシステムを提案します。提案システムに希望するRISC-V拡張機能に対応するモジュールをインストールすることで、ユーザーは既存のハードウェアに新しい拡張機能環境を簡単に導入できます。
このシステムはゼロから開発され、ハイパーバイザで新たに定義された命令やCSRによって発生する例外をトラップしてエミュレートし、ゲストソフトウェアにハードウェアがそれらの拡張機能をサポートしていると認識させます。さらに、ISA仕様を記述するための言語であるSailを使用して、ハイパーバイザモジュールとデコーダの実装を自動生成するツールを開発しました。
提案システムの有用性を実証するため、シャドウスタックを提供するZicfiss拡張機能をエミュレートし、Linux環境で攻撃検証実験を実施しました。さらに、実際のハードウェア上でのデモンストレーションも予定しています。

たかな　のりまさ、おおやま　よしひろ | 所属（国籍）

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タイトル： アブストラクト 

発表者 | 所属（国籍）

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