Google Cloud Platformでシリコン研究を加速

Accelerate Silicon Research with Google Cloud Platform

Booth Attendant:
Johan Euphrosine

Google, Developer Relations Engineer

実験の各バッチの間に、推定総電力消費量をVertex AI Vizier サービスに報告し、この設計に最適な電力メトリックにすばやく収束する新しいパラメーターを提案できるようにしました。

D: PL_TARGET_DENSITY
A: DIE_AREA^mm2
P: TOTAL_POWER

Comprehensive Solutions for RISC-V Architecture form Siemens EDA

ブース

デモ紹介ページ

ブースアテンダント:

エリソン　有理 | シーメンスEDAジャパン株式会社　マーケティング・プログラム・マネージャー

シーメンスEDAは、フォーマル検証手法を適用したRISC-Vインテグリティ検証ソリューションや、シリコンデバッグやブリングアップのためのDFTソリューション、設計サイクルのシフトレフトを実現する高位設計リューションをはじめ、RTOSやその他の組込みソフトウェア、IP、ツール、サービスを統合し、組込みシステム開発のジャンプスタートを可能にするソリューションなど、包括的なRISC-Vソリューションを提供しています。

Imperas社RISC-Vシミュレータ上でのZephyr OSのブートとアプリのデモ

ブース開場日時:

ブースアテンダント:
田中 周三

イーソルトリニティ株式会社

取締役  兼 技術部長

本ブースでは、RISC-Vプラットフォーム上でZephyr OSがブートし、アプリケーションを高速に動作するデモを行います。またVAP（Verification, Analysis and Profiling）ツールを使用することにより、ターゲットソフトウェアの変更無しで、ファームウェア、OS、アプリケーションの実行トレースおよび解析を行う事ができます。これにより、カスタム命令の追加等による性能評価等を実機が出来上がる前に容易に行うことができます。

ImperasDVを活用したRISC-Vプロセッサハードウェア設計検証環境

Imperas社のDVは、特権モード、ベクトルアクセラレータ、マルチハート、マルチコア、およびカスタム拡張を含むRISC-V ISAをカバーするオープンスタンダードRVVIをサポートしています。

Imperas社の RISC-Vリファレンスモデルは、UVMテストベンチやSystemVerilog環境内にカプセル化することができ、RTLとリファレンスモデル間で統一したデバッグ環境を提供し、矛盾が見つかった場合に効率的に問題を解決することが可能です。

Codasip Studioを用いたRISC-V カスタム命令追加

RISC-V custom instruction addition using Codasip Studio

ブースアテンダント:
明石 貴昭
Codasip ジャパン カントリーマネージャー

※ ご来場に合わせて、都度対応させて頂く予定です。

※ 事前録画したものをご覧頂きます。ライブデモでは、ございませんので、予めご承知おきください。

※ YouTubeビデオは字幕でJapaneseを選択頂けます。

Trion / Titanium FPGA ライブデモ

(Trion / Titanium FPGAs Live Demo)

Trion FPGA上で、Efinix Sapphire RISC-VとUNO Labo. 1ステージRISC-Vを動作させ、生体情報取得・消費電力取得を実施し、結果比較を行います。

Titanium FPGAでは、リアルタイム画像処理、リアルタイムAI物体追跡デモを実施予定です。

ブースアテンダント:
ホワン フイン ブー
SHコンサルティング
ベトナム

MarmotシステムでFreeRTOSを実行している32ビットRISC-V。 このデモンストレーションでは、RISC-V RTOSベースのIoTは、Amazon Web Services（AWS）IoTCoreを活用してLTEモバイルSIMを介してOTAを実行します。
デジタルノギスからの出力データはAWSIoTに送信され、ユーザーはPCまたはモバイルデバイスのブラウザーを使用してWebアプリにデータを確認できます。