開場　{プレス名刺交換会}　（招待制）

歓迎の挨拶　{プレス名刺交換会}　（招待制）

歓談　{プレス名刺交換会}　（招待制）

閉会の言葉　{プレス名刺交換会}　（招待制）

司会：　TBD

開場撤収入替　{プレス名刺交換会}　（招待制）

司会：　TBD

司会者の歓迎の言葉  {RISC-V研究とオープン半導体}

JASA RISC-V チップ計画：JASA RISC-V チッププロジェクトでは、デュアルRISC-Vを搭載し中容量（1MB）外付けメモリをXIP接続できるIoT管理チップを、2023-24年にeFabless / Skywater 130nmプロセスをターゲットとして開発しています。2026年および2029年には一般社団法人OpenSUSIが企画しているシャトルを活用しRoot of Trust (RoT) や無線通信機能を集積することも視野に入れています。将来的な取り組みとして、JASA版RISC-Vチップ評価基板の作成、RTOS移植、クラウド接続、開発環境整備を予定しています。これに加え、チップ開発に興味を持つ人々が1から同等レベルのものを開発できるよう産学協同でのWebベースの教育コンテンツの開発も進めています。

小檜山 智久 | 一般社団法人 組込みシステム技術協会 (JASA) 技術本部 ハードウェア委員会 RISC-V WG主査 (株式会社 日立産機システム)

ISHI-Kai オープンシリコン活動と小規模チップテープアウト機会への招待：ISHI-KAIは、オープンソースのプロセスデザインキット（PDK）および電子設計自動化（EDA）ツールを推進するコミュニティ主導のプロジェクトです。このイニシアチブは、半導体設計の共同作業に焦点を当てており、初心者の設計者を集めて、xschemやklayoutなどのツールを使用してインバータやオペアンプなどの個別のアナログ回路を作成します。これらの個別プロジェクトは、最終的に製造のための単一のレイアウトに集積されます。

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10 分間の休憩　| Bio Break

英

RISC-V上のLinuxソフトウェアエコシステムについての現状：Fedora on RISC-Vの状況、リポジトリの状態、RISC-V開発ボードでサポートされているソフトウェア（例：Firefox、LibreOffice、Thunderbird、Chromium）について報告します。また、OpenSBI、UEFI、ubootのファームウェアと、RISC-Vソフトウェアエコシステムにおけるカーネルの状況も報告します。Arch-linuxやGentooなど、他のLinuxディストリビューションのRISC-Vでの現状についても言及します。これらの情報は、RISC-V上でのLinuxの普及と対応状況を理解するため重要です。

英

Jiachen計画: RISC-V 振興 2036（甲辰计划）：Jiachen Project: RISC-V Prosperity 2036、別名「甲辰计划」は、2036年、次の竜年までにRISC-Vエコシステムを大幅に進展させることを目指した野心的なイニシアチブです。このプロジェクトは、ASE Labs、PLCT Labs、Sophgo、およびRISC-Vコミュニティの他の主要プレーヤーによって主導されています。

英

Canaan Kendryte K230D: AIoT 向けの最初の rv64ilp32 製品: Canaan Kendryte K230D は、64 ビット処理の利点と 32 ビット データ型のメモリ効率を両立させた最初の rv64ilp32 製品です。セキュリティが強化されたスマート ドア ロック、リアルタイム監視ホーム セキュリティ カメラ、高性能ドローンなど、さまざまなスマート ハードウェア製品に適しています。

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20 分間の休憩　| Bio Break

英

Shell-Role型チップにおけるRISC-Vの技術的利点と応用：Shell-Role型チップは、固定ロジックのShell部と、柔軟性のあるRole部から構成される新しいチップアーキテクチャである。この例としてCRESTプロジェクトにおけるSLMLETと、Agile-Xプロジェクトにおけるテスト用チップを紹介する。SLMLETは、Role部に熊本大の提案するFPGAのIPを有している。一方、Agile-Xプロジェクトでは、ここにゲートアレイを用いて、Minimal Fabの利用により短時間低コストでASIC構成を実現することができる。本報告では両者の特徴を比較し、今後の可能性について紹介する。

英

スケーラブルなAIハードウェアアクセラレータとセキュアなNetwork-on-Chipフレームワーク: スケーラブルなAIハードウェアアクセラレータとセキュアなNetwork-on-Chipフレームワーク: RISC-VベースのスケーラブルなAIハードウェアアクセラレータとセキュアなNetwork-on-Chip (NoC) フレームワークの開発について解説します。効率的なAI計算を実現しつつ、NoC内の強力なセキュリティ対策を確保するアーキテクチャと設計原則を探ります。RISC-Vの柔軟性を活かしたカスタム拡張、AI最適化のための実装戦略、を取り上げます。電気通信大学（UEC）の設計自動化拠点と評価環境をを共有し、国内外の研究機関や企業との連携による技術的な利点とその将来的な可能性についても考察します。

Hoang-Trong Thuc | 助教授　電気通信大学, 範 公可（Cong-Kha Pham） | 教授　コンピュータ・ネットワーク工学専攻　電気通信大学
UEC ASEAN研究教育センター（UAREC）所長

AIチップ設計拠点の活動：　我が国におけるAIチップなどの半導体チップ開発を支援するために産総研と東大が共同でAIチップ設計拠点を運営している。2019年度から2022年年度にかけてはNEDO事業の一環として拠点の構築が行われ、並行して試験運用も実施された。2023年度からは産総研の共用設備として位置付けられ、自立運用が開始されている。本講演では、AIチップ設計拠点が整備・提供してきたLSI設計基盤やSoCプラットフォーム、さらにAIチップ設計拠点の今後の展開について紹介する。

日

TS-Perf：各種CPUのTEE(Trusted Execution Environment)で処理時間を計測する技術：Trusted Execution Environment (TEE) は多くのCPUアーキテクチャで実装されている。IntelではSGX、Arm Cortex-AではTrustZone、RISC-VではKeystoneがある。Arm TrustZoneとRISC-V KeystoneではOS相当のソフトウェアが実行されるが、Intel SGXではライブラリレベルがTEEで実行されるなど、実装アーキテクチャは大きく異なる。このため、TEE内の実行時間の計測やTEE外のOSでの実行した場合との性能比較などが難しい。TS-Perfではその差分を吸収して、TEE内と通常のOSで同じバイナリの実行を比較できるようにした。TS-Perfを使った比較により、TEE内での性能差が明確になった。

日

閉会の挨拶

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撤収

180nm CMOSでのIoT向けASCON暗号を搭載したRISC-V System-on-a-Chip：近年、IoTデバイスの数は急速に増加しており、IoTにおけるエッジコンピューティングは技術産業の新たな成長トレンドと考えられています。暗号技術はIoTデバイスのセキュリティを強化するために広く使用されていますが、リソースの制約や遅延などの制限も伴います。そのため、軽量暗号（LWC）は、セキュリティを維持しながら、リソースの使用量とシステムコストを最小限に抑えるバランスを取ります。ASCONは、実装と暗号解析の対象として有望なLWCアルゴリズムの一つであり、多くのバリエーションで、認証付き暗号化と関連データ（AEAD）およびハッシュ機能を提供し、さまざまな用途に対応します。本稿では、RISC-V System-on-a-Chip（SoC）の周辺機器として、ASCON暗号の実装を紹介します。ASCON暗号コアはFPGA上で1,424 LUTを占有し、180nm CMOS技術で17.4kGEを占有し、1.0Vの電源電圧と2MHzの周波数で417Gbits/Jのエネルギー効率を達成します。

2024年におけるRISC-Vベクトル拡張の概要： 命令設計の観点から見ると、RVVは異なるVLENやワークロードにおいて、SIMD、NEC SX、SIMTと比較して優位性があるのでしょうか。RVVにおけるプロセッサ設計は、パイプラインの依存性や長いベクトルの処理によって悪影響を受けることもあります。
   RVVは、V0p7（XTheadVector）やV1p0において、命令の後方互換性が失われました。また、Vに対するベンダーの拡張が状況をさらに悪化させています。命令セットに加えて、イントリンシックの互換性も何度も放棄されており、ソフトウェアの移植が悪夢のような状況になっています。
   ここで問題となるのはソフトウェアスタックです。コンパイラエンジニアやライブラリの著者は、もともと異なる設計間で共有されるとされていたプロセッサベ毎の最適化にまだ取り組む必要があります。RevyOSのようなオペレーティングシステムや複数の機能をサポートするバイナリでは、異なる機能セットやコードパスをサポートし、ハードウェアのエラッタに対処するために、いくつもの回避策が必要であり、使えるベースラインディストリビューションが停滞しています。
   実際のハードウェア設計に話が及ぶと、状況はさらに悪化します。組み込み設計では、Vは重すぎ、P（1990年代のMMXレベルの設計）は現在の状況には全く適していません。デスクトップ設計においても、ハードウェアとソフトウェアがまだ準備ができていないと言うのは簡単です。HPC設計においては最も有望に見えるものの、複数の設計が発表されましたが、ツールチェーンの最適化やソフトウェアスタックの不足から、解決策としては成熟していないかもしれません。
   したがって、RVVに取り組むために互いに協力しないのであれば、RVVは汎用拡張としては無くしてもいいのかとさえ考えます。

発表者：ルー・ヤン | 東京大学新領域創成科学研究科（日本、千葉）、チェン・ヤンユー | 重慶大学（中国、重慶）、マン・ヤン | 中国科学院計算技術研究所（中国、北京）、ジョン・インウェイ | 南方科技大学（中国、広東省、深圳）

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ハイパーバイザ技術を利用したRISC-V拡張の容易な活用のためのシステム開発：RISC-Vにおいては、「拡張」と呼ばれるモジュール化された命令仕様が次々と策定されています。しかし、ハードウェアの実装が期待通りには進まず、多くの拡張が未使用のまま、行き先がわからない状態にあります。
   ベクトル拡張のように、特殊化されたハードウェアに依存する仕様もありますが、多くはカスタム命令やCSR（コントロール・ステータス・レジスタ）の追加を伴い、これらはハイパーバイザによって再現可能な場合が多いです。
   本研究では、RISC-Vの拡張をハイパーバイザ上でモジュールとして再現し、ソフトウェアで管理できるシステムを開発します。
   エミュレーションは、新たに導入された命令やCSR、例外、メモリ領域をハイパーバイザ側でトラップすることで実現します。
   ユーザーは、提案されたシステムに希望するRISC-V拡張に対応するモジュールをインストールすることで、簡単に新しい拡張環境を自分のハードウェアに導入できます。
   これにより、ユーザーはRISC-V拡張をより簡単に利用できるようになり、開発者は貴重なフィードバックを得て、仕様の策定やツールチェーンの実装を促進することができます。
ユーザーベースが拡大し、ソフトウェアツールチェーンが充実するにつれて、需要に応じてハードウェアで拡張を実装する開発者が現れることが期待されます。
   この研究の目的は、既存の停止状態にある拡張の活用を支援し、エコシステムの開発を加速させることと、RISC-V仕様に関連したシステム機能を記述するハイパーバイザモジュールを作成することです。
   本研究は、ハイパーバイザを介してRISC-Vシステムに仕様や機能を追加するだけでなく、現在のRISC-V仕様やエコシステムの現状と将来の方向性に挑戦するものです。

たかな　のりまさ | 筑波大学,
大山 恵弘（おおやま よしひろ） | 筑波大学

Cyclone V FPGA上の三重モジュール冗長RISC-Vプロセッサ： 原子力発電所の廃炉状況のような強い放射線環境下では、ロボットやその他のシステムには放射線耐性のあるプロセッサが必要です。現在、宇宙規格のプロセッサが利用可能ですが、たとえそのような宇宙規格のプロセッサを使用したとしても、福島第一原子力発電所では放射線耐性が十分ではありません。宇宙規格のプロセッサの寿命は約10時間に限られています。そこで、RISC-Vプロセッサにトリプルモジュラ冗長 (TMR) を導入して、全電離線量耐性を向上させました
   RISC-Vプロセッサは主に、TMRプログラムカウンタ、TMRレジスタファイル、TMR算術論理ユニット（ALU）、TMR命令メモリ、TMRデータメモリで構成されています。これらすべてのユニットには、各クロックサイクルごとに自動的に動作する多数決回路が搭載されています。3つのモジュールのうち1つが機能しなくても、残りの2つのモジュールが正しい結果を生成できます。このTMR RISC-Vプロセッサは、Cyclone V FPGA（フィールドプログラマブルゲートアレイ）上に実装され、DE1-SOC FPGAボードで動作します。基本的なRISC-V命令のすべての動作を確認しました。最大動作周波数は64.82 MHzであり、FPGAのリソース使用率は45%でした。

いそべ まさと | 岡山大学 環境生命自然科学技術大学院,  渡邊 実 | 岡山大学 環境生命自然科学技術学部,  渡邊 誠也 | 岡山大学 環境生命自然科学技術学部

ポスター発表６５

TBD

ポスター発表６６

TBD

教育目的のためのLinux対応RISC-V SoCとOpenXC7：RISC-Vのソフトコアは広く利用可能ですが、Linuxを実行できるほとんどのコアは複雑であるため、教育目的には不向きです。そこで、私たちはQuasiSoCを紹介します。これは、MMUモードと非MMUモードの両方でメインラインのLinuxカーネルを実行できる、純粋なVerilogで書かれた32ビットRISC-V CPUおよびSoCです。32ビットの非MMUサポートは初めて実装され、現在ではLinuxカーネルとbuildrootの上流に追加されています。理解しやすいコード、BRAMライクなバスインターフェース、オプションのメモリ管理ユニットにより、教育シナリオに最適な選択肢となります。QuasiSoCは通常、SDRAM、HDMI、およびSDカード機能を有効にした場合でも、AMD/Xilinx Artix 7 xc7a35t FPGAの論理リソースのわずか25%しか使用しません。したがって、予算が限られた教育用の開発ボードの大多数に対応しています。
   このSoCは、AMD/Xilinx 7シリーズチップ用の新しい無料かつオープンソースのFPGAツールチェーンであるOpenXC7によって完全にサポートされており、ハードウェアと教育におけるプロプライエタリツールに対するフリー/リブレソフトウェアの重要性を促進しています。
   このSoCは、中国科学技術大学（USTC）がホストするオンライン教育用FPGAクラスタサービスであるFPGAOLでも動作し、ユーザーはブラウザを通じてリアルなArtix 7 FPGAと直接対話することができます。このSoCは、同大学の組み込み開発コースで使用される予定です。

発表者：グ・イーミン（顧宜珉）| 東京大学（東京）,  ホ・シュー（何旭）| 中国科学技術大学（安徽省、合肥市）,  チェン・シンヤン（陳興延）| 中国科学技術大学（安徽省、合肥市），ジョン・シーチェン（鄭世成）| 中国科学技術大学（安徽省、合肥市））, ルー・ジエンリャン| （呂建良、中国科学技術大学（安徽省、合肥市）

PDF

スレッド対応RISC-Vベースのマルチコアにおけるハードウェア/ソフトウェア共同設計：RISC-Vは2011年の誕生以来、急速な成長を遂げ、その命令セットを基にした多数の無料およびオープンソースプロセッサが誕生しました。RISC-Vは、IoT、ウェアラブルデバイス、AIなど、さまざまなデバイスでますます使用されるようになり、RISC-Vコアを用いたマルチコアプラットフォームの需要が高まっています。特定のアプリケーション向けに異なるRISC-Vコアを組み合わせることは理想的に思える一方で、ほとんどのオープンコアには効率的なマルチコア設計に必要な機能が欠けているため、困難が伴います。本研究では、これらのボトルネックを克服するためのハードウェア/ソフトウェア共同設計ソリューションを提案し、マルチコアシステムの性能を大幅に向上させることを目指します。

Nguyen Binh Kieu（電気通信大学、日本）、Khai Duy Nguyen（電気通信大学、日本）、Tuan Kiet Dang（電気通信大学、日本）、Cong-Kha Pham（電気通信大学、日本）、Trong-Thuc Hoang（電気通信大学、日本）

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RISC-V対応DynamoRIOの実装と移植の進捗状況：DynamoRIOは、プログラム分析、プロファイリング、計測などの用途でその汎用性が評価されている動的コード変換システムです。
現在、x86、x86-64、ARM、およびAArch64アーキテクチャをサポートしており、RISC-Vへの移植作業も進展を見せています。コアAPIの一部はRISC-Vに移植が成功しており、複数のクライアントが正常に動作しています。

発表者：楊劉博士 (Dr. Yang Liu,) 精密論理および計算技術研究所 (PLCT Lab = Precision Logic and Computational Technologies Laboratory)、清華大学、北京

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