講座題目
発表概要

発表者
経歴

14:40-15:00

AIDCにおける先端半導体設計環境の整備と進行中プロジェクト
　AIDCでは、先端プロセスを見据えたデジタル設計環境の構築や、設計から試作・評価に至る一連のワークフローの確立に向けた取り組みが進められている。本講演では、AIDC（Advanced Integrated Device Consortium）において進められている、設計環境整備の考え方、ならびに研究開発の方向性に半導体設計環境の整備状況と、現在進行中の主要プロジェクトの概略について紹介する。

内山 邦男 |  国立研究開発法人 産業技術総合研究所（AIST）AIチップ設計ラボ　ラボ長（招聘上級研究員）
　AIチップ設計拠点（AIDC）の内山 邦夫 氏は、東工大大学院情報科学科修士卒、博士（工学）。1978年に(株)日立製作所中央研究所に入社。以来、CAD、メインフレーム、マイクロプロセッサ、コンピュータシステムの研究に従事。日立製作所の技師長、理事、技術顧問を経て、現在、産業総合技術研究所の招聘研究員としてNEDO事業/AIチップ設計拠点の拠点長を務める。IEEE／電子情報通信学会フェロー、IEEEコンピュータソサイティ理事。

15:10-15:30

産総研の先端半導体研究開発の取り組みについて
半導体は、私たちの生活のさまざまな場面で活用され、社会課題の解決や産業競争力強化になくてはならない存在になっています。それ故、その半導体を如何に確保していくかが、エネルギー同様、経済安全保障の観点から極めて重要な課題となっています。それに加え、生成AIをはじめとするAIチップの高性能化のため、半導体自体の性能向上に対する要求も高まる一方です。すなわち、更なる半導体の進化が必要不可欠になっています。当日は、その半導体の更なる進化に向けた産総研の取り組みについてご紹介いたします。

昌原 明職（まさはら めいしょく）博士 | 国立研究開発法人 産業技術総合研究所（AIST）
半導体フロンティア研究センター センター長（Director）
1995年早稲田大学大学院理工学研究科博士後期課程終了。博士（工学）。2002年産業技術総合研究所入所。以来、一貫して先端半導体に関する研究に従事。現在は、先端半導体研究センター長として、産総研における先端半導体に係る研究開発を先導。

15:40-16:00

FPGAプロトタイピングを核とした統合検証ソリューション

S2C（上海思尔芯技術股份有限公司）
S2C（上海思尔芯技術股份有限公司）は、2004年に設立された中国発のEDA関連企業である。S2Cは、検証およびプロトタイピング領域に焦点を当てた。中核事業は、FPGAベースのハードウェアプロトタイピングおよびエミュレーション環境の提供で、設計されたSoCを大規模FPGAボード上で動作させ、機能検証やソフトウェア開発を加速するプラットフォームを構築することにより、設計から実機評価までの期間短縮を実現する。この領域は、フロントエンドの論理合成や物理設計を直接置き換えるものではなく、それらの上流で設計された回路を実装検証する中間層に位置づけられる。（主催者が作成した文章）

16:10-16:30

仕様に忠実でカスタマイズ可能なRISC-Vコアとアクセラレータ
　Keysom（キーソム）は、定理証明を用いた形式検証（Formal Verification）を中核に据え、シリコン実証済みのRISC-VおよびアクセラレータIPエコシステムを提供する。これにより、ハードウェア仕様（Specification）と実装（Implementation）間の数学的等価性を保証する。同社のモジュラー・アーキテクチャは、カスタム命令やオプション機能に対応しており、Smart LLVMコンパイラやAXI、CV-X-IFといった標準インターフェースを介して統合が可能である。
　ノーコードEDAツールである「CoreXplorer」は、設計空間探索（Design Space Exploration）を自動化し、ユーザーはアプリケーション固有のコアや完全なHDK/SDKパッケージをわずか数分で生成できる。ハードウェアを特定の要件に合わせて最適化することで、Keysomは周波数の最大30%向上や消費電力の22%削減といった大幅な性能向上を実現する。この自動化アプローチはハードウェアとソフトウェアのギャップを埋め、エッジおよびAIアプリケーションに対して、厳格な正当性と最適化された効率性を提供する。

ルカ・テスタ博士 （Luca TESTA）– 共同創業者 兼 COO | Keysom Inc.
　ルカはKeysomの共同創業者兼COO（最高執行責任者）であり、アプリケーション固有の革新的なRISC-Vプロセッサ・アーキテクチャの開発を牽引している。ハイエンド・ハードウェア・エンジニアリングにおいて15年以上のキャリアを持ち、複雑なハードウェア仕様と効率的なソフトウェア実行のギャップを埋めることを専門とする。彼のリーダーシップの下、Keysomは形式的な数学的検証（Formal Verification）に根ざした独自のメソドロジーを先駆けて開発し、アプリケーションのソースコードから自動的に最適化される、シリコン実証済みのRISC-Vコアを提供している。
　ルカの技術的基盤は、アナログおよびRF（無線周波数）回路設計における深い専門知識にある。2010年にフランスで、STマイクロエレクトロニクス社との共同研究により博士号を取得。航空宇宙および電気通信向けの65nm CMOSおよびBiCMOS技術に焦点を当てた研究を行いました。その後、Kuバンド衛星システムのアナログ/RF設計エンジニアとしてのキャリアを積み、Amplitude Laser社に5年間在籍。エレクトロニクス部門の責任者にまで登り詰めた。2018年には、カスタム組込みハードウェアおよびLinuxソリューションを専門とするエンジニアリング企業「Koncepto.io」を共同設立し、起業家としての道を歩み始めました。
　現在、Keysomにおいてルカは、基板レベルの設計やシステムアーキテクチャにおける広範なバックグラウンドを活かし、高度に構成可能なコアを業界に提供しています。独自のEDAツールである「CoreXplorer」と「Smart LLVMコンパイラ」を統合することで、開発者が動作周波数、エネルギー効率、およびシリコン面積において大幅なメリットを享受できるよう支援しています。ボルドーを拠点とするルカは、欧州のRISC-Vエコにおけるキーマンの一人として、次世代のエッジおよびAIコンピューティング向けに、検証済みで高性能なシリコンの普及に注力している。

16:40-17:00

TenstorrentにおけるRISC-VベースCPUチプレットの開発と性能評価
本セッションでは、Tenstorrentにおけるチプレット技術の開発方針と進捗の概要を説明し、現在AIDC（AIデータセンター）と共に推進しているチプレット開発の最新ステータスについてアップデートします。さらに、現在統合フェーズにある自社開発CPU「Ascalon（アスカロン）」の実行環境に焦点を当て、性能評価の精度向上を目的としたモデル・シミュレータとの相関（相関分析）に関する取り組みについても議論します。

木村 優之 | シニアスタッフエンジニア | Tenstorrent Japan
　木村優之は、テンストレント（Tenstorrent）のベテランRISC-V CPUアーキテクトであり、ハイパフォーマンス・ハードウェア・エンジニアリングおよびプロセッサ・マイクロアーキテクチャを専門とする。深い技術的専門知識に根ざしたキャリアを持ち、RISC-Vマイクロプロセッサの開発、ハイパフォーマンス・コンピューティング（HPC）向けMIPSプロセッサの統合、さらにRH850、MIPS、RISC-Vアーキテクチャ向けの命令セットシミュレータ（ISS）の開発において広範な経験を有している。また、チップ間無線通信デバイスのための「Through Chip Communication（TCI：磁界結合を用いたチップ間通信）」に関する先駆的な研究実績も持っている。
　日本のRISC-Vコミュニティにおける長年のリーダーであり、2017年以来、数多くの業界フォーラムに寄稿・登壇し、膨大な公開プレゼンテーション資料を通じて技術的知見を広く共有してきました。現職のTenstorrent以前は、ルネサス エレクトロニクスで主要なエンジニアリング職を歴任し、組込みおよび車載プロセッサ技術の進化に貢献しました。東京大学で学位を取得しており、厳格な理論的基礎と数十年にわたるシリコン設計の実務経験を兼ね備えている。

講座題目
発表概要

発表者
経歴

10:00-10:10

AI処理を「アーキテクチャ」で高速化
　RISC-Vで進行中のRVA23プロファイルは、そのオープン性を武器に推進する。x86やARMといった既存の「既製品（オフ・ザ・シェルフ）」プロセッサは、レガシーなキャッシュ階層や硬直化したバス構造など「汎用性の税金」を必要とする。
　RISC-Vは、自由度の高い標準化により、AIエンジンをCPUパイプラインへ直接統合したり、AIアクセラレータで秘匿計算を効率よくすることを可能にする。こうした機能実装をソフトウエア・エコシステムに統合するためは、マイクロアーキテクチャを超えた標準アーキテクチャ機能の実装が必須だ。
　標準 CPU IPからハイパースケール・カスタムシリコンに至るまで、ユニファイド・メモリ管理を通じてデータ移動コストを減らす機構は、電力制約の厳しいエッジデバイスにも有効である。AIネイティブ・ハードウェアの新時代は、「アーキテクチャの民主化」により実現される。

河崎 俊平 | 代表理事、一般社団法人RISC-V協会　
プロセッサ・アーキテクチャ設計とソフトウェア分野における国際的技術提携を横断してきた半導体戦略家。イリノイ大学でコンピュータサイエンスを修めた後、日立製作所半導体事業部に入社した。
　Xerox PARCとの協力により、Smalltalk-80を直接実行可能とする32ビットAIプロセッサ「AI32」を開発。オブジェクト指向環境と専用ハードウェアを統合するという先駆的な試みに挑み、この経験は後のRISC設計思想へと連なる基盤を形成した。
　その後、命令セットを巡るモトローラ訴訟の法務調停に関与し、アーキテクチャと知的財産の力学を実務の現場で体得。セガのコンシューマ向けゲーム機の命令セットを設計し、サターン、ドリームキャスト世代のシステムアーキテクチャの中核的役割を担い、日米技術連携の具体的実装も主導した。
　シリコンバレーに約20年在住し、Chrysler、Cisco、Apple、Audiなどのプロジェクトに参画。セキュリティ、グラフィックス、QNXを統合するシステム設計を推進し、車載Googleナビゲーションシステム3G MMIのオリジナル開発メンバーとしてNVIDIAグラフィックスとSH4Aプラットフォームを融合し、車載情報基盤を実現した。
　現在はRISC-V協会において最先端半導体のユースケースの構想化に取り組むとともに、日本の半導体技術基盤の再構築を視野に活動している。

10:10-10:40
 

第2世代Intelligence製品群の技術解説
　SiFiveの第2世代IntelligenceテクノロジーファミリーであるX100、X200、X300、およびXMシリーズは、現代のAIコンピューティング要件における多様化と複雑化に対応して設計された。基本的な制御フローから高度な畳み込み演算まで多種多様なタスクを効率的に処理する、統合された「スカラー、ベクトル、マトリックス（SVM）」コンピューティング戦略を採用した。
　大きな進歩として「メモリレイテンシ許容性（Latency Tolerance）」を実装した。洗練されたパイプラインを活用することで、スカラーユニットによるデータのプリフェッチを可能にし、ベクトルパイプラインのストールを効果的に排除する。さらに、スカラー・コプロセッサ・インターフェース（SSCI）およびベクトル・コプロセッサ・インターフェース（VCIX）を通じたコア間の直接接続により、カスタムアクセラレータやコンパニオンコアとの高帯域な統合を実現する。
　Softmax演算を加速させるために専用設計された「ハードウェア指数関数ユニット（Exponential Unit）」を搭載しており、指数関数の計算に必要なサイクル数を大幅に削減した。これらの低消費電力なIoTデバイスからハイパフォーマンスなデータセンター環境に至るまで、AIコンピューティングの全域にわたる幅広いワークロードに対応する、スケーラブルかつ低レイテンシなフレームワークを確立している。

ジョン・シンプソン（John Simpson）| SiFive Inc. シニア・プリンシパル・アーキテクト
　John Simpson氏は、SiFiveのシニア・プリンシパル・アーキテクトであり、第2世代XシリーズおよびXMシリーズのRISC-Vコアを含む、同社の「Intelligence（インテリジェンス）」製品ラインの技術戦略と開発を主導しています。同氏の業務は主に、次世代RISC-Vベクトルプロセッサのアーキテクチャや、ハイパフォーマンスなAIコンピューティングに最適化されたハードウェアに焦点を当てています。
　SiFive入社以前は、Wave ComputingにてチーフSoCアーキテクト兼エンジニアリング・ディレクターの要職を務め、ReaperやTritonといった特殊AIチップアーキテクチャの設計を統括しました。また、STMicroelectronicsでのエンジニアリングおよび設計業務や、AIインフラ専門のステルス・スタートアップの共同創業者を務めるなど、業界における広範な経験を有しています。
　技術的な専門分野としては、マイクロアーキテクチャ、System-on-Chip（SoC）設計、およびRISC-Vベクトル拡張の実装を専門としており、特に現代のAI環境におけるメモリレイテンシ許容性（Latency Tolerance）の課題解決に注力しています。SiFiveのAIイニシアチブにおける主要な技術スポークスパーソンとして、スカラー・コプロセッサ・インターフェース（SSCI）やベクトル・コプロセッサ・インターフェース（VCIX）などの進歩を詳述した「第2世代Intelligenceテクノロジー解説」を執筆しました。マンチェスター大学でマイクロエレクトロニクス・システム工学の学位を取得しており、それが進化し続けるスケーラブルなAIハードウェア分野への貢献の基礎となっています。

10:40-11:10

招待講演：「RISC-VサーバSoC仕様」（Server SoC Specification）
　「RISC-VサーバSoC仕様」は、OSおよびハイパーバイザベンダが「単一バイナリOSイメージ」をRISC-Vサーバ上でそのまま起動・動作させる環境を実現する。本仕様は、UEFI/ACPIなどのブート・ランタイムサービス、セキュリティモデル、プラットフォームファームウェア、BMCを含む管理機構と組み合わせ、完全なRISC-Vサーバプラットフォーム標準を形成する。講演では、クロック／タイマ／割込み制御、RISC-V IOMMUによるDMA保護と仮想化支援、PCIeサブシステム統合ルール、RAS（信頼性・可用性・保守性）エラーレコード標準、AIサーバを遠隔管理する業界共通API（Redfish）、サーバ管理のための共通仕様（PLDM= Platform Level Data Model）、管理通信プロトコル（MCTP = Management Component Transport Protocol）など、サーバに不可欠な領域を幅広く紹介する。

 ヴェドヴィヤス・シャンボーグ（Vedvyas Shanbhogue）| RISC-V命令セット セキュリティ・水平技術委員会 副議長 | コンフィデンシャル・コンピューティングSIG/TG 議長（RISC-Vインターナショナル）| 米メタ（旧Facebook）半導体エンジニア
ヴェドは、CPU設計からOS・仮想化基盤、ネットワーク、メディア処理（MPEG-TS、RTP、H.264）に至るまで、ハードウェアとソフトウェアを横断するフルスタック視点で次世代コンピューティングプラットフォームを推進する技術リーダーである。Metaにおいてはデータセンター向けコンピュート基盤を開発する半導体アーキテクトを務める。命令セットアーキテクチャにおけるセキュリティ、仮想化、電力管理、新命令拡張など、クラウドおよびAIインフラに不可欠な機能、秘密計算（Confidential Computing）を支えるハードウェアセキュリティ技術や、仮想化スタックに知見を持つ。2021年からはRISC-VスタートアップのRivos Inc.にて次世代CPUおよびAIデータセンタシステム基盤の開発に従事。2025年のMetaのRivos買収に伴いMetaに参画。Intelに21年在籍し、プロセッサの信頼性と隔離性を高めるセキュリティ機構の設計をリードした。

11:10-11:40

招待講演：AI・クラウド時代の信頼基盤 ― RISC-V 秘匿計算で安全な大規模データ分析を実現
　秘匿計算（Confidential Computing）は、追加的なセキュリティ機能ではなく、次世代データセンター市場への参入条件そのものである。また、安全にAIアクセラレータを直接割り当て、Root-of-Trustに基づくリモートアテステーション、オープンセキュリティシリコンによる相互運用性向上なども必須だ。
　RISC-Vでは、ホストOSやハイパーバイザから隔離されたTEE Virtual Machine（TVM）を実現するため、特権命令セットや仮想化拡張（Hypervisor Extension）、先進割込アーキテクチャAIA（Advanced Interrupt Architecture）、IOMMUといった基盤技術に加え、OS特権領域の分割・隔離拡張（Supervisor Domains Extension）およびCoVE（Confidential VM Extension）ABI（Application Binary Interface）の策定が進行している。さらにCPUとデバイス（GPU/NIC/SSD）がPCIeで通信するとき通信内容が盗聴・改ざんされないようにするPCIe IDE（Integrity and Data Encryption）やCPU（ホスト）とデバイス（GPU/NIC）が認証し合うためのプロトコル（SPDM = Security Protocol and Data Model）やConfidential VMにPCIeデバイスを割り当てるためのPCIe標準プロトコル（TDISP = TEE Device Interface Security Protocol）が開発されている。

ラビ サヒタ（Ravi Sahita）| セキュリティエンジニア | 米メタ（旧Facebook） | RVIセキュリティ・水平技術委員会 副議長、コンフィデンシャル・コンピューティングSIG/TG 議長（RISC-V International）
ラビは、コンピュータセキュリティ、命令セットアーキテクチャ（ISA）、オープンソースのシステムソフトウェア、仮想化、プラットフォーム設計、分散システムにおける技術リーダーである。安全なシステム開発の研究・設計から実装・製品化に至るまでの全フェーズに精通しており、ソフトウェアABI、セキュリティモデル、ネットワークセキュリティ、QoSなどに関する標準仕様の策定にも携わった。FIPS（NIST）セキュリティ認証への実務経験を持ち、XenやKVM/Linuxなど仮想化基盤のオープンソース実装にも関与した。技術論文や業界標準仕様（RVI、IETF、TCGなど）の執筆者である。ラビは、ソフトウェアからプロセッサ、チップセット、デバイスにまたがるプラットフォームセキュリティアーキテクチャに深い専門性を持ち、秘密計算（Confidential Computing）領域におけるデータセンター規模のプロジェクト（RISC-V CoVE、OpenTitan、Intel TDXなど）をリードした。Intel CETによるROP防御や、Intel VT-xにおけるVMイントロスペクションISAの定義、ゲスト実行時整合性を守る初のセキュリティハイパーバイザ（Deepsafe）の実装、Intel vProのシステム防御機能など、先端的なセキュリティ技術の実現に貢献した。近年は、プライバシーに配慮したAI学習・推論基盤の保護や、敵対的機械学習への対策といった領域にも取り組んでいる。240件を超える特許を保有する。

RISC-VにおけるTEE（信頼実行環境）＋アテステーション（検証）＋RoT（信頼の起点）
　通常のOSとは隔離実行環境を提供するTEE (Trusted Execution Environment) はクラウド(Intel SGX, TDX, AMD SEV-SNP)、
スマホ(Arm Cortex-A TrustZone)、組込み(Arm Cortex-M TrustZone)と幅広く活用されており、RISC-Vでの実験的なものが多く提案されている。
　近年ではGPUも含めたTEEの活用も視野にあり、更なる展開も見込まれる。
　本講義でそれらの技術紹介をすると共に、TEEを支える RoT (Root of Trust) やAttestationの技術も紹介し、セキュリティでは何が必要かを解説する。

須崎有康 (Kuniyasu Suzaki) 情報セキュリティ大学院大学 教授
　国立研究開発法人産業技術総合研究所を経て、2022年より情報セキュリティ大学院大学教授に就任。
2019年からTCG(Trusted Computing Group)のInvited Expertに認定。2024年からプライバシーテック協会のアドバイザー。